2026 年 9 月 1 日，在 IDAS 设计自动化产业峰会上，上海合见工业软件集团（UniVista）放出一枚在半导体圈分量很重的弹：国内首款商用级三维芯片物理设计工具 UniVista 3DIC Designer​ 正式发布。

全面适配韬定律！

EDA 被称为"芯片之母"，长期以来，一直被新思、楷登、西门子三家海外巨头把着约九成的市场。

过去国产 EDA 的突破多集中在点工具——验证、仿真、PCB、部分签核；而在"芯片怎么在三维空间里摆"这一层，尤其是面向逻辑折叠（Logic Folding）和混合键合（Hybrid Bonding）的原生物理设计，国内一直没有能拿去流片立项的可商用底座。

合见这次弥补了这块儿空白。

摩尔定律到3nm以下，单纯把晶体管做小已经又贵又慢，AI 和 HPC 芯片要带宽、要密度、要低时延，平面铺开不划算。

"向上堆"变成共识：把不同功能裸片（Die）垂直叠起来，用超细间距混合键合代替传统微凸点，信号走线从"绕平面"变成"穿楼层"，可以做到把时延和功耗都往下压一些。

华为 2026 年提出的"韬（τ）定律"：就是用"时间缩微"（压缩信号传输时间 τ）替代"几何缩微"（缩小线宽），而实现它的核心就是逻辑折叠——把关键路径的门级/标准单元级电路分到不同有源层，做单元级跨裸片协同，而不是只把现成的 CPU、NPU、HBM 当 Chiplet 粗粒度拼装。

传统 3D 封装 EDA 大多是 2D 平面工具"打补丁"扩出来的，能做到粗粒度芯粒分层，做不到单元级真三维全局布局；跨 Die 的时序、布线、热密度、垂直互连约束一多就崩。

合见官网和发布会材料里反复强调的词是"原生三维重构"——自研真三维布局算法，从标准单元库开始就按 3D 场景建模型，支持 2-die / 3-die 逻辑折叠、多裸片异构堆叠，顺手把自动化智能分区、跨 Die 多目标优化、物理场感知放置、CPU/GPU 异构并行塞进去，目标是十亿门级大算力芯片在 PPA（性能/功耗/面积）和 Thermal 之间做全局收敛，从 RTL/网表一路交到 3DIC 架构闭环。

不得不说，合见确实填补了逻辑折叠的空白，当然合见自己也没说要"干掉 ICC/Innovus 3D 流程"，它补充了国产在"3DIC 物理设计"这块此前零商用选项的拼图。

对国内做 AI 大芯片、想走成熟工艺+立体堆叠绕开先进制程封锁的团队，至少多了一个能立项评估的自主可控备选；对韬定律这类新范式，海外巨头也没有成熟"真 3D"商用件，国产和对手差不多在一条起跑线上。

文章发出来不到半小时，评论区施工队准时进场——

"合见这工具是不是拿三星 EDA 打磨重印的？国内砂纸已脱销。"

"明天重仓角磨机，逻辑折叠靠磨。"

"华为 Pura 70 Ultra 内存磨过三星标，现在 EDA 也学会磨丝印了，韬定律＝τ（磨）定律。"

"广西奇葩多，砂纸角磨机包邮到家，包打磨包重印包过审。"

"但凡涉及哇哇哇正面信息都是自媒体鼓吹爆天，建议寄把角磨机给合见 CTO。"

——这套话术的笑点不在 EDA，而在把"华为 Pura 70 混用三星/海力士内存被谣传打磨换标"的老瓜，平移到任何国产科技新闻下刷屏。

事实是：华为不造 DRAM，Pura 70 系列本来就是多供应商混用（Ultra/Pro+ 三星 LPDDR5X、标准版海力士、闪存长江），"X4-BN"是封装料号不是华为 Logo，所谓打磨视频是博主自导自演后道歉的流量造假。 

拿角磨机梗尬黑合见工软的 3DIC 工具，属于连主语都没对准：合见卖的是设计软件，不卖内存，也不帮华为磨丝印。

所以正文归正文，梗归梗。国产 EDA 行不行，得等硅片说话！